Sun SPARC

Sun UltraSparc II.

SPARC (del inglés Scalable Processor ARChitecture) es una arquitectura RISC big-endian. Es decir, una arquitectura con un conjunto reducido de instrucciones.

Fue originalmente diseñada por Sun Microsystems y dirigido por el ingeniero Kaa en 1985, se basa en los diseños RISC I y II de la Universidad de California en Berkeley que fueron definidos entre los años 1980 y 1982.

La empresa Sun Microsystems diseñó esta arquitectura y la licenció a otros fabricantes como Texas Instruments, Cypress Semiconductor, Fujitsu, LSI Logic entre otros.

SPARC es la primera arquitectura RISC abierta y como tal, las especificaciones de diseño están publicadas, así otros fabricantes de microprocesadores pueden desarrollar su propio diseño.

Una de las ideas innovadoras de esta arquitectura es la ventana de registros que permite hacer fácilmente compiladores de alto rendimiento y una significativa reducción de memoria en las instrucciones load/store en relación con otras arquitecturas RISC. Las ventajas se aprecian sobre todo en programas grandes.

La cpu SPARC esta compuesta de una unidad entera, UI (Integer Unit) que procesa la ejecución básica y una FPU (Floating-Point Unit) que ejecuta las operaciones y cálculos de reales. La IU y la FPU pueden o no estar integradas en el mismo chip.

Aunque no es una parte formal de la arquitectura, las computadoras basadas en sistemas SPARC de Sun Microsystems tienen una unidad de manejo de memoria (MMU) y un gran caché de direcciones virtuales (para instrucciones y datos) que están dispuestos periféricamente sobre un bus de datos y direcciones de 32 bits.

Principales características

• Su característica distintiva es utilizar ventanas de registros.
• 32 registros de "enteros" de 32 bits.
• 16 registros de punto flotante de 64 bits (para el caso de doble precisión) que se pueden utilizar como 32 registros de 32 bits (para precisión simple).
• Modos de direccionamiento:
  • Inmediato, (constantes de 13 bits).
  • Directo, (offset de 13 bits).
  • Indirecto, (registro + offset de 13 bits o registro + registro).
• Utiliza instrucciones retardadas (saltos, load y store ).
• Manejo de memoria:
  • Espacio virtual de 4 Gigabytes.
  • Unidad de manejo de memoria (MMU) que trabaja con páginas de tamaño configurable.

Categorías de Instrucciones

La arquitectura SPARC tiene cerca de 50 instrucciones enteras, unas pocas más que el anterior diseño RISC, pero menos de la mitad del número de instrucciones enteras del 6800 de Motorola.

Las instrucciones de SPARC se pueden clasificar en cinco categorías:

• LOAD y STORE (La única manera de acceder a la memoria). Estas instrucciones usan dos registros o un registro y una constante para calcular la dirección de memoria a direccionar.

• Instrucciones Aritméticas/Lógicas/Shift. Ejecutan operaciones aritméticas, lógicas y de desplazamiento de bits. Estas instrucciones calculan el resultado si es una función de 2 operandos y guardan el resultado en un registro.

• Operaciones del Coprocesador. La IU extrae las operaciones de punto flotante desde las instrucciones del bus de datos y los coloca en la cola para la FPU. La FPU ejecuta los cálculos de punto flotante con un número fijo en unidad aritmética de punto flotante, (el número es dependiente de la aplicación). Las operaciones de punto flotante son ejecutadas concurrentemente con las instrucciones de la IU y con otras operaciones de punto flotante cuando es necesario. La arquitectura SPARC también especifica una interfaz para la conexión de un coprocesador adicional.

• Instrucciones de Control de Transferencia. Estas incluyen jumps, calls, traps y branches. El control de transferencia es retardado usualmente hasta después de la ejecución de la próxima instrucción, así el pipeline no es vaciado porque ocurre un control de tiempo. De este modo, los compiladores pueden ser optimizados por ramas retardadas.

• Instrucciones de control de registros Read/Write. Estas instrucciones se incluyen para leer y grabar el contenido de varios registros de control. Generalmente la fuente o destino está implícito en la instrucción.

Ventanas de registros

Un rasgo único caracteriza al diseño SPARC, es la ventana con solape de registros. El procesador posee mucho más que 32 registros enteros, pero presenta a cada instante 32. Una analogía puede ser creada comparando la ventana de registros con una rueda rotativa. Alguna parte de la rueda siempre está en contacto con el suelo; así al girarla tomamos diferentes porciones de la rueda, (el efecto es similar para el overlap de la ventana de registros). El resultado de un registro se cambia a operando para la próxima operación, obviando la necesidad de una instrucción Load y Store extras.

Se acordó para la especificación de la arquitectura, poder tener 32 registros "visibles" divididos en grupos de 8.

• De r0 a r7 , Registros GLOBALES.
• De r7 a r15, Registros SALIDA.
• De r15 a r23, Registros LOCALES.
• De r24 a r31, Registros ENTRADA.

Los registros globales son "vistos" por todas las ventanas, los locales son solo accesibles por la ventana actual y los registros de salida se solapan con los registros de entrada de la ventana siguiente (los registros de salida para una ventana deben ponerse como registros de entrada para la próxima, y deben estar en el mismo registro).

El puntero de ventana mantiene la pista de cual ventana es la actualmente activa. Existen instrucciones para "abrir" y "cerrar" ventanas, por ejemplo para una instrucción "call", la ventana de registros gira en sentido anti horario; para el retorno desde una instrucción "call", esta gira en sentido horario.

Una interrupción utiliza una ventana fresca, es decir, abre una ventana nueva. La cantidad de ventanas es un parámetro de la implementación, generalmente 7 u 8.

La alternativa más elaborada para circundar lentamente la ventana de registros es colocar los registros durante el tiempo de compilación. Para lenguajes como C, Pascal, etc., esta estrategia es difícil y consume mucho tiempo. Por lo tanto, el compilador es crucial para mejorar la productividad del programa.

"Recientes investigaciones sugieren que la ventana de registros, encontradas en los sistemas SPARC pero no en otras máquinas RISC comerciales, están en condiciones de proveer excelente rendimiento para lenguajes de desarrollo como Lisp y Smalltalk." (R. Blau, P.Foley, etc. 1984).

Traps y Excepciones

El diseño SPARC soporta un set total de traps o interrupciones. Ellos son manejados por una tabla que soporta 128 interrupciones de hardware y 128 traps de software. Sin embargo las instrucciones de punto flotante pueden ejecutarse concurrentemente con la instrucciones enteras, los traps de punto flotante deben ser exactos porque la FPU provee (desde la tabla) las direcciones de las instrucciones que fracasan.

Protección de memoria

Algunas instrucciones SPARC son privilegiadas y pueden ser ejecutadas únicamente mientras el procesador esta en modo supervisor. Estas instrucciones ejecutadas en modo protegido aseguran que los programas de usuario no sean accidentalmente alterados por el estado de la máquina con respecto a sus periféricos y viceversa. El diseño SPARC también proporciona protección de memoria, que es esencial para las operaciones multitarea.

El SPARC tiene muchas similitudes con el diseño de Berkeley, el RISC II. Semejante al RISC II, él usa una ventana de registros para reducir el número de instrucciones Load y Store.

SPARC según Sun Microsystems

Hasta hace poco, las arquitecturas RISC tenían un pobre rendimiento con respecto a los cálculos de punto flotante. Por ejemplo, el IBM 801 implementaba las operaciones de punto flotante por software. Los proyectos de Berkeley, RISC I y RISC II, dejaban fuera a una VAX 11/780 en cálculos enteros pero NO en aritmética de punto flotante. Esto también es cierto para el procesador de Stanford, el MIPS. Los sistemas SPARC, en cambio, son diseñados para un rendimiento óptimo en los cálculos de punto flotante y soportan precisión simple, doble y extendida en los operandos y en las operaciones como lo especifica la norma 754 del ANSI/IEEE del estándar sobre punto flotante.

El alto rendimiento en los cálculos de punto flotante resulta de la concurrencia de la IU y la FPU. La IU (Integer Unit) hace los "load" y "store" mientras la FPU (Floating Point Unit) ejecuta las operaciones y cálculos.

Los sistemas SPARC consiguen obtener velocidades elevadas como resultado del perfeccionamiento en las técnicas de fabricación de los chips.

El sistema SPARC entrega muy altos niveles de rendimiento. La flexibilidad de la arquitectura hace a los futuros sistemas capaces de obtener muchos mejores tiempos que el de la implementación inicial. Además, la arquitectura abierta hace esto posible por absorber los avances tecnológicos casi tan pronto como estos ocurren.

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Implementaciones

SPARC

• Primera generación liberada en 1987.
• Frecuencias de reloj de 16 a 50 Mhz.
• Diseño escalar.

SUPER SPARC

• Segunda generación liberada en 1992.
• Frecuencias de reloj de 33 a 50 Mhz.
• Diseño super escalar

ULTRA SPARC II

• Lanzado a mediados de 1996.
• Arquitectura super escalar de 4 etapas y de 64 bits.
• Cinco unidades de punto flotante.
• Velocidades entre 250 y 300 Mhz.

Advanced Product Line (APL)

• Lanzado a mediados de 2004.
• Acuerdo comercial entre Sun Microsystems y Fujitsu
• Arquitectura super escalar compatible con en el diseño SPARC V9 de 64 bits.
• Velocidades entre 1,35 y 2,7 GHz.

Utilizado por Sun Microsystems, Cray Research, Fujitsu / ICL y otros.

Especificaciones de los microprocesadores SPARC

SPARC microprocessor specifications
Modelo	Frecuencia [MHz]	Versión de la Arquitectura	Año	Cores * Threads Per Core = Total Threads	Process [µm]	Transistores [millones]	Die size [mm²]	IO Pins	Power [W]	Voltaje [V]	L1 Dcache [k]	L1 Icache [k]	L2 Cache [k]	L3 Cache [k]
macro
microSPARC I	40–50	V8	1992	1*1=1	0.8	0.8	225?	288	2.5	5	2	4	nada	nada
SuperSPARC I	33–60	V8	1992	1*1=1	0.8	3.1	--	293	14.3	5	16	20	0-2048	nada
HyperSPARC A	40–90	V8	1993	1*1=1	0.5	1.5	--	--	--	5?	0	8	128-256	nada
microSPARC II	60–125	V8	1994	1*1=1	0.5	2.3	233	321	5	3.3	8	16	nada	nada
HyperSPARC B	90–125	V8	1994	1*1=1	0.4	1.5	--	--	--	3.3	0	8	128-256	nada
SuperSPARC II	75–90	V8	1994	1*1=1	0.8	3.1	299	--	16	--	16	20	1024-2048	nada
HyperSPARC C	125–166	V8	1995	1*1=1	0.35	1.5	--	--	--	3.3	0	8	512-1024	nada
TurboSPARC	160–180	V8	1995	1*1=1	0.35	3.0	132	416	7	3.5	16	16	512	nada
UltraSPARC I (Spitfire)	143–167	V9	1995	1*1=1	0.47	5.2	315	521	30 @167 MHz	3.3	16	16	512-1024	nada
UltraSPARC I (Hornet)	200	V9	1998	1*1=1	0.42	5.2	265	521	--	3.3	16	16	512-1024	nada
HyperSPARC D	180–200	V8	1996	1*1=1	0.35	1.7	--	--	--	3.3	16	16	512	nada
UltraSPARC IIs (Blackbird)	250–400	V9	1997	1*1=1	0.35	5.4	149	521	25 @250 MHz	2.5	16	16	1024 or 4096	nada
UltraSPARC IIs (Sapphire-Black)	360–480	V9	1999	1*1=1	0.25	5.4	126	521	21 @400 MHz	1.9	16	16	1024–8192	nada
UltraSPARC IIi (Sabre)	270–360	V9	1997	1*1=1	0.35	5.4	156	587	21	1.9	16	16	256–2048	nada
UltraSPARC IIi (Sapphire-Red)	333–480	V9	1998	1*1=1	0.25	5.4	--	587	21 @440 MHz	1.9	16	16	2048	nada
UltraSPARC IIe (Hummingbird)	400–600	V9	2000	1*1=1	0.18 Al	--	--	370	13 max @500 MHz	1.5-1.7	16	16	256	nada
UltraSPARC IIi (IIe+)	550–650	V9	2002	1*1=1	0.18 Cu	--	--	370	17.6	1.7	16	16	512	nada
UltraSPARC III	600	V9	2001	1*1=1	0.18 Al	29	330	1368	53	1.6	64	32	8192	nada
UltraSPARC III	750–900	V9	2001	1*1=1	0.13 Al	29	--	1368	--	1.6	64	32	8192	nada
UltraSPARC IIIcu	1002–1200	V9	2001	1*1=1	0.13 Cu	29	--	1368	--	1.6	64	32	8192	nada
UltraSPARC IIIi	1064–1593	V9	2003	1*1=1	0.13	87.5	206	959	52	1.3	64	32	1024	nada
UltraSPARC IV	1050–1350	V9	2004	1*2=2	0.13	66	356	1368	108	1.35	64	32	16384	nada
UltraSPARC IV+	1500	V9	2005	1*2=2	0.09	295	336	1368	90	1.1	64	64	2048	32768
UltraSPARC T1	1000–1200	V9 / UA 2005	2005	4*8=32	0.09	300	380	1933	72	1.3	8	16	3072	nada
SPARC64 V (Zeus)	1350-2160	V9	2004	1*2=2	0.13	191	290	269	40	1.2	128	128	2048	nada
SPARC64 VI (Olympus)	2150-2400	V9	2007	2*2=4	0,09	540	422	--	120	--	128	128	6144	nada
SPARC64 VII	2700	V9	2008	4*2=8	--	--	--	--	--	--	128	128	6144	nada

Enlaces externos

• SPARC International, Inc.
• SPARC Standards Documents Depository
• OpenSPARC - La iniciativa de SUN para crear una comunidad para el desarrollo de la arquitectura del procesador
• Solaris Operating System for SPARC Platforms
• UltraSPARC Processors
• UltraSPARC Modules
• SPARC64™ V Background Briefing (ingles)
• Multi-core multi-thread processor SPARC64™ VI (ingles)